Интернет магазин китайских планшетных компьютеров



Компьютеры - Verilog - Пример

01 мая 2011


Оглавление:
1. Verilog
2. История
3. Пример
4. Открытое аппаратное обеспечение, использующее Verilog



Программа Hello, world!

module main;
  initial 
    begin
      $display;
      $finish;
    end
endmodule

Два простых последовательно соединённых триггера:

module toplevel;
 input clock;
 input reset;
 
 reg flop1;
 reg flop2;
 
 always @ 
 if 
   begin
     flop1 <= 0;
     flop2 <= 1;
   end
 else
   begin
     flop1 <= flop2;
     flop2 <= flop1;
   end
endmodule

Стандарт

IEEE Std 1364—2001 — стандарт на Verilog 2001

  • IEEE P1364 — рабочая группа 1364 — бывший разработчик Verilog.
  • IEEE P1800 — рабочая группа 1800 — разработчик SystemVerilog и преемник рабочей группы 1364.

Операторы

Тип Символа Выполняемая операция
Побитовые ~ Инверсия
& Побитовое AND
| Побитовое OR
^ Побитовое XOR
~^ or ^~ Побитовое XNOR
Логические  ! NOT
&& AND
|| OR
Редукция & Редуцированное AND
~& Редуцированное NAND
| Редуцированное OR
~| Редуцированное NOR
^ Редуцированное XOR
~^ or ^~ Редуцированное XNOR
Арифметические + Сложение
- Вычитание
- 2's complement
* Умножение
/ Деление
** Экспонента
Отношение > Больше
< Меньше
>= Больше либо равно
<= Меньше либо равно
== Логическое равенство
 != Логическое неравно
=== 4-state логическое равенство
 !== 4-state логическое неравно
Сдвиг >> Логический сдвиг вправо
<< Логический сдвиг влево
>>> Арифметический сдвиг вправо
<<< Арифметический сдвиг влево
Сцепление { , } Сцепление
Копирование {n{m}} Копирует m значение n раз
Условие  ? : Условие


Просмотров: 3651


<<< TopoR
Verilog-AMS >>>